Арифметико-логическое устройство

    Условно полусумматор на логических схемах изображается следующим образом:

    Очевидно, что полусумматор имеет два входа А и В и два выхода S и Р. Первый столбец результата этой таблицы аналогичен логической операции И, он даёт перенос из данного разряда в следующий. Столбец S даёт значение младшего разряда суммы двух чисел и представляет собой логическую операцию “сложение по модулю 2”. Эта операция эквивалентна арифметическому сложению двух бинарных чисел.
    Таблице истинности результата работы полусумматора в аналитической форме соответствуют следующие записи логических функций:

    Практическая реализация такого устройства не составит особого труда, так как построение комбинационных схем по логическим функциям уже рассматривалось ранее. Каждая из схем полученных пар записей логических функций будет иметь по 6 логических элементов: 5 для получения значения S и ещё один для формирования сигнала переноса Р. Однако во второй паре функций выражение для значения S можно преобразовать, воспользовавшись вторым законом де Моргана:

    Отсюда видно, что для реализации полусумматора будет достаточно четырёх логических элементов:

    На данном примере изображена комбинационная схема простейшего «полусумматора», устройства для сложения двух бинарных чисел А и В, где S - результат сложения, а Р - перенос в старший разряд. Рассматриваемому устройству дано название “полусумматор” потому, что оно хотя и даёт значение суммы двух величин и переноса в следующий разряд, однако не учитывает сигнал переноса, получаемый в предыдущем (младшем) разряде. Для получения полного двоичного одноразрядного сумматора необходимы два полусумматора. Следовательно, двоичный одноразрядный сумматор должен иметь три входа и два выхода. На логических схемах он условно изображается так:

    На входы А и В подаются соответственно цифры первого и второго слагаемого, а на вход С - цифра переноса из предыдущего разряда. Выходы S и Р так же, как в полусумматоре, соответственно выводят значения суммы и переноса в следующий разряд.
    Комбинируя полусумматоры и двоичные одноразрядные сумматоры можно составить сумматор для сложения n-разрядных двоичных чисел. Приведём в качестве примера условную схему так называемого двоичного четырёхразрядного сумматора:

    Двоичные n-разрядные сумматоры имеют существенный недостаток - малое быстродействие из-за значительного времени распространения переноса: чем больше разрядность складываемых чисел, тем больше время задержки работы устройства. Инженеры схемным путём добиваются увеличения быстродействия работы сумматора, сокращая время распространения переноса, тем самым увеличивая скорость работы АЛУ.